高速背板的电磁兼容性设计要点

高速背板的电磁兼容性设计要点

为保障高速背板具备优异的电磁兼容性能，可让印制电路板运行状态下契合电磁兼容与抗干扰标准。合理的层叠结构能够有效屏蔽、抑制电磁干扰。

多层印制板的电磁兼容分析，可依托基尔霍夫定律与法拉第电磁感应定律开展。

依据基尔霍夫定律，时域信号从信号源传输至负载，必然存在一条阻抗最小的传导路径，详见图一。图中电流 I 与镜像电流 I′数值一致、流向相反，I 为信号电流，I′为镜像电流，承载镜像电流的板面即为镜像层。若信号电流底层为电源层，镜像电流回路将依靠电容耦合形成，具体参考图二。

高速信号的布线主要是考虑信号的完整性，即延迟、反射、串扰、同步切换噪声(SSN)和电磁兼容性(EMI)。

时钟信号线需兼顾信号完整性与EMI电磁干扰问题，其布线处理直接决定高速背板整体性能。

背板内时钟线通常布设在内层，优先夹设于两层平面层之间走线。布线过程中严格管控线路阻抗，层间换层走线时保持阻抗统一，避免信号反射干扰时钟信号。

信号线相互之间、信号线与其他线路的间距至少遵循3W设计准则，可有效规避时钟线路引发的信号串扰。存在同步时序要求的线路，布线时需做等长处理，杜绝走线时延造成时序偏差。

高速信号线设计重点需把控信号完整性，涵盖阻抗管控、信号反射、线路串扰等关键要素。 

 背板内的高速信号线通常布置在内层，紧邻地平面布线。走线阻抗需严格管控，层间换线时保持阻抗统一，避免阻抗不匹配引发信号反射，杜绝信号出现过冲、振铃现象，保障数据传输稳定可靠。 

 高速信号线与其他线路间距最低遵循2W布线准则，布线空间充足时建议采用3W准则，可有效降低线路间串扰干扰。并行数据线路需满足时序同步标准，布线过程中做到线路等长布设，规避走线时延差异造成的时序偏差。

边沿速率：信号上升与下降的跳变时长，是传输线计算的关键参数。需注意，当信号边沿速率低于 300ps 时，不可采用多点、多分支类总线架构。

分支走线长度：分支走线会对背板总线产生影响，通常走线越长，线路阻抗间断问题就越突出，信号升降沿处的阻尼振荡幅值也会随之增大。因此缩短单板分支走线长度，能够降低其对背板总线的负面影响。

接口器件布局：为削弱分支走线给背板传输线路带来的影响，需尽可能缩减分支长度。单板布局阶段应优先敲定接口器件摆放位置，以此实现最短分支走线。多点架构的总线收发器、多分支架构的接收器，均需紧贴连接器布设，排布距离越近效果越好，优先采用双面布设方式缩减分支长度。

差分阻抗：BLVDS 总线要求单组差分线路阻抗保持 100 欧姆。两组差分线路间距达到 20mil 时，相互间的共模、差模干扰可基本忽略。单组差分线间距越小，对外电磁辐射越少，外界干扰转化为接收端差模干扰的占比越低、共模干扰占比越高，利于接收器稳定工作。设定走线宽度为 W、介质层厚度为 d、单组差分线内部间距为 l、两组差分线之间间距为 L。走线宽度越大，PCB 特性阻抗加工精度越易把控，背板常规选用 12mil 线宽；介质层厚度不宜过小，厚度越小阻抗数值越低，背板信号层之间、信号层与地层之间介质厚度最低不得低于 13mil。单组差分线内部间距需大于介质层厚度，介质层取 13mil 时，该间距最小为 18mil；两组差分线路间距一般不低于单组内线间距的两倍。

总线终端匹配：多点式总线两端均需配置匹配电阻；多分支式总线依据驱动器布设位置，配备单端或双端匹配电阻。电阻阻值需匹配线路负载后的实际等效阻抗。选型时阻值宜略高于等效阻抗，切勿小于等效阻抗。阻值偏大仅会产生信号反射问题，阻值偏小则会直接导致信号幅值衰减。

分支线路终端处理：在连接器引脚近端的 LVDS 差分线路上，每路信号串联 15~30 欧姆电阻，可对信号边沿速率起到滤波效果，有效抑制分支走线与高速边沿引发的阻尼振荡。也可在差分接收器输入端并联小电容实现优化，但电容参数难以精准把控，实际应用中普遍选用电阻方案，该方式仅适用于多分支线路。针对边沿速率高、分支走线偏长的多分支线路，串联电阻的优化效果尤为显著。

连接器与引脚排布：结合实际使用场景选定连接器，选型参考包含信号引脚数量、外形尺寸、电气指标、引脚排布等条件。单排引脚数量越少适配性越好。差分信号引脚尽量排布在同一排，保障线路走线长度一致。TTL、CMOS 类信号线路与 LVDS 差分线路分区布设，规避电磁串扰。电源、接地引脚采用差异化针脚规格，规范通断电时序。上电依次为地线、电源线、输入输出线，断电时序与之相反。

差分线路均衡性：差分线路两根走线失衡会产生共模噪声。抑制共模噪声的核心方式，是保证双线走线长度、布线形态、线间间距保持统一，维持线路均衡状态。双线长度不一致，不仅会产生信号偏移，还会造成接收端信号抖动，设计过程中需严格规避。同时单根线路总长，尽量避免为信号四分之一波长的整数倍。

高速背板布线建议运用依托信号完整性分析的PCB设计方式，具体设计流程如下： 

 开展PCB板设计工作前，先搭建高速数字信号传输对应的信号完整性模型。 

 依托该模型预判各类信号完整性相关问题，结合仿真测算结果选定适配的器件型号、参数规格与电路拓扑结构，以此作为电路设计参考标准。 

电路设计阶段，将拟定方案导入信号完整性模型开展分析，结合器件参数、PCB板材参数的公差区间，以及版图设计里拓扑结构、线路参数的可变情况，测算并界定设计方案的可行范围。

电路设计收尾后，所有高速数字信号均需形成完整可行的设计区间。即便PCB板材、元器件参数出现合理波动，器件排布与线路走线存在常规调整空间，也可始终满足信号完整性指标。

正式绘制PCB版图前，把各信号可行区间的临界数值设定为设计约束条件，以此指导电路板布局与布线作业。

版图绘制期间，将阶段性或完整设计成果录入模型复核信号完整性，核验实际设计效果是否达标。若仿真数据不符合规范，及时调整版图布局乃至电路方案，有效规避设计缺陷引发的产品失效问题。 

PCB设计全部敲定后，便可投入板材生产加工，生产参数的浮动范围需控制在信号完整性分析划定的可行区间内。

板材制作完成后，借助专业设备实测调试，校验信号完整性模型与分析方式的准确性，据此优化完善模型参数。

确保模型与分析逻辑可靠后，电路板基本无需反复改动设计、多次打样，既能缩减产品研发时长，也能有效把控研发投入成本。

高速背板布局时应遵循“模拟、数字区域分开”，“高速、中速、低速区域分开”的布局原则，防止模数干扰及信号之间的串扰。接插件的竖排针上应多定义地，即可给信号最短路径回流，又可防止信号的串扰。背板上对模拟地、数字地的处理一般遵循“分区不分割”的原则，模拟信号、数字信号分别在相应区域布线，无联系的信号线不跨区布线。